Cpu_rst

[DrSchottky]

Buonasera, avrei bisogno di un chiarimento sul funzionamento della suddetta linea, in quanto voglio iniziare a sporcarmi un po' le mani con RGH.

A multimetro vedo che in STBY è a 0v, mentre da accesa circa 1.1v, e da VHDL vedo

if (cnt >= TIME_RESET_START) and (cnt < TIME_RESET_END) then
        CPU_RESET <= '0';
      else
        if (cnt >= TIME_RESET_END) and (cnt < TIME_BYPASS_END) then
          CPU_RESET <= '1';
        else
          CPU_RESET <= 'Z';

quindi se non sono totalmente rincoglionito sembra di capire che il reset si faccia mettendo a livello logico 0 la linea.

Premetto che le mie conoscenze di elettronica sono abbastanza acerbe e vorrei capire, in fatto di tensioni e correnti, cosa comporta impostare a livello logico 0 un pin. Viene messo a massa?

Grazie

[pocoyo2]

Tutto sto discorso e la risposta è: si. (da quello che ho potuto apprendere nelle ultime esperienze...)



from Galaxy NOTE 2

[DrSchottky]

Quindi mettendo a massa il glitchip funge da partitore di tensione?

[pocoyo2]

Più che da partitore da pull-down. O ho capito male la domanda?

from Galaxy NOTE 2

[DrSchottky]

Oddio non saprei. Da quello che so un pullup/down serve per stabilizzare ad uno stato logico un pin "floating".
Ma in questo caso il pin è alimentato, quindi...

[Babilozzo]

Ce la fai a modificare un timing con vhdl in modo che il cpld mandi un hard reset commutando lo stato logico immagino.. ogni n cicli, utilizzando una funzione/counter con un paio di output collegati a kiosk/EJ ?
È il mio sogno. Ma sopratutto... C'è spazio nella memoria del cpld per una funzione del genere???
[url]http://www-micro.deis.unibo.it/~campi/Dida01/lezioni/lez_4.pdf[/url]

Fra parentesi..ho ma questi che ci lasciano il server web aperto sono dei luminari.. corso di vhdl gratuito... haha...
Domani mi gaso un mirroring di
[url]http://www-micro.deis.unibo.it/~campi/Dida01/[/url]

Con tanto di esercizi e soluzioni. .. merda!
:-D ♥
Di sicuro impiegherei un anno ad impararmi la programmazione "xilinx way" per dire.... devo farmi regalare uno starter kit!
[url]http://it.emcelettronica.com/starter-kit-cpld-coolrunner-ii-della-xilinx[/url]


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[DrSchottky]

Ni: non l'ho mai fatto ma ci posso provare.
Cosa vuoi fare esattamente?

[Babilozzo]

Evitare i crash in slowdown sul bus i2c ! A me capitano spesso semprr al quinto ciclo..a dispetto delle 45 installazioni differenti sulla mia corona 4g... pensavo che sarebbe fico un hard reboot (anche magari dopo tot secondi se resta bloccato in slow) più semplice cmq di mettere mano al codice i2c stesso. E ora esce il Cr4.. addio sogni di gloria!

Inviato dal mio SM-G350 utilizzando Tapatalk

[DrSchottky]

Urca, roba seria. Più che altro ho paura che non ci sia spazio.
Visto che a quanto pare nessuno se ne interessa voglio provare a buttarmi sull'RGH Xenon, così, tanto per vedere se sono veramente impossibili o, come è stato detto, nessuno si è sbattuto per la ricerca del timing.
Se vuoi salire a bordo...

[Babilozzo]

Oddio.. stavo guardando i pdf del sig. fabio campi.. lol molto interessanti eheh, i cpld sono più complessi di quello che immaginavo , almeno però un idea me la stò facendo di come "ragionano". cmq per salire a bordo e fare il "pela patate" meglio che passo.

[DrSchottky]

Beh, non è che io ne sappia tanto di più, ma la vedo come una buona occasione per imparare.
Se qualche volenteroso vuole darmi una mano, anche con un consiglio, è sempre il benvenuto

[genhack]

Se volete io posso lavare a terra

[DrSchottky]

Tornando a discorsi seri:
Sulle SLIM paciugo sui PLL dell'HANA per far buttar fuori al CPU_REFERENCE_CLK 31.4MHz invece che 100. E fin qui ci siamo.
Riguardo alle FAT:

cjak found that by asserting the CPU_PLL_BYPASS signal, the CPU clock is slowed down a lot, there's a test point on the motherboard that's a fraction of CPU speed, it's 200Mhz when the dash runs, 66.6Mhz when the console boots, and 520Khz when that signal is asserted.

Qui si lavora sui PLL interni della CPU(e quindi il reference rimane a 100MHz), ma mi sorgono dei dubbi:
-Portando ad 1/n il Reference clock automaticamente anche il Core clock diventa 1/n?
-Con Core clock si intendono i 3.2GHz in funzionamento standard?
-Il rapporto frazionario di core clock presente sul testpoint rimane sempre costante, giusto?

Grazie